全球半导体制造领头羊台积电（TSMC）于2026年11月6日被多家权威产业媒体证实，正应其最大客户英伟达（NVIDIA）的极力要求，正式启动自主研发与代工制造三维垂直堆叠动态随机存取内存（3D DRAM）的战略可行性评估。评估团队由曾任职美光、现任台积电先进封装副总裁的徐国晋亲自挂帅。该举措标志着这家晶圆代工巨擘首次考虑跨出逻辑芯片核心舒适圈，直接介入此前由三星电子与SK海力士垄断的底层存储芯片代工制造，旨在彻底化解制约全球人工智能（AI）算力扩张的内存瓶颈。
台积电进军3D DRAM可行性评估核心技术指标
- 发起驱动核心客户身份：英伟达（NVIDIA，台积电最大算力客户）
- 台积电评估主导负责人：徐国晋副总裁（先进封装与系统整合领头人）
- 英伟达AI硬件对内存带宽需求：较前代提升3至5倍（突破TB/s级内存墙）
- 台积电高效能运算（HPC）营收占比：占2026年三季度总营收的68.0%
英伟达为何极力游说台积电跨界制造存储芯片？
随着前沿大语言模型与混合专家（MoE）网络参数动辄突破万亿规模，GPU算力芯片的算力密度已不再是制约推理与训练速度的唯一瓶颈，数据在逻辑计算核心与外部高带宽内存（HBM）之间频繁搬运引发的“内存墙”（Memory Wall）与惊人功耗，已成为整个AI算力军备竞赛中最致命的阿喀琉斯之踵。
目前全球高端HBM市场几乎被韩国SK海力士与三星电子两大寡头完全把持，两家不仅在供货配额与溢价谈判上掌握极高话语权，且由于当前HBM技术依然依赖将传统2D DRAM晶圆研磨减薄后再通过微凸块（Micro-bump）进行TSV立体堆叠，其在极限微缩、发热散热以及封装良率上已逼近物理极限。英伟达首席执行官黄仁勋迫切需要一种从晶圆制造源头就实现晶体管垂直三维堆叠的全新3D DRAM架构，并希望通过与台积电先进CoWoS封装技术的原生存算整合，直接绕开韩国内存大厂的卡脖子制约。
台积电内部评估的两条技术路径面临哪些深层抉择？
作为全球晶圆代工霸主，台积电对于跨界涉足资本开支极其庞大且具有强周期性的内存行业向来保持高度审慎。由徐国晋副总裁牵头的技术评估团队，目前正在权衡两条截然不同的落地路径：第一条路径是纯自主从零规划建设专用的3D DRAM试产线，第二条路径则是通过战略收购成熟的存储芯片代工厂并对其进行光刻与刻蚀产线改造，以最大程度压缩产业化周期。
技术专家指出，真正的3D DRAM并非简单的多层晶圆键合，而是需要在单片硅晶圆上利用垂直沟道晶体管（VCT）与环绕栅极（GAA）结构，直接向上生长多层电容与栅极阵列，其制造工艺难度与刻蚀深宽比要求甚至超越了当前最先进的300层以上3D NAND闪存。
这一潜在跨界对全球半导体产业格局将带来怎样的海啸？
一旦台积电正式决定为英伟达量身定制3D DRAM，将彻底打破全球半导体产业长达四十余年所奉行的“台积电专攻逻辑代工、韩国双雄专攻存储器”的楚河汉界，引发全球半导体产业版图的结构性巨震。韩国三星电子与SK海力士长期构筑的HBM护城河将遭到来自晶圆制造源头的降维打击，而原本在先进制程上完全依赖台积电代工的国际科技巨头，将能够享受到从逻辑运算、垂直内存到先进封装的一站式全栈代工服务。
尽管台积电与英伟达官方目前对此计划保持高度保密并声明不予置评，但资本市场已嗅到了行业巨变的浓烈火药味。
