全球半導體制造領頭羊臺積電（TSMC）於2026年11月6日被多家權威產業媒體證實，正應其最大客戶英偉達（NVIDIA）的極力要求，正式啟動自主研發與代工製造三維垂直堆疊動態隨機存取內存（3D DRAM）的戰略可行性評估。評估團隊由曾任職美光、現任臺積電先進封裝副總裁的徐國晉親自掛帥。該舉措標誌着這家晶圓代工巨擘首次考慮跨出邏輯芯片核心舒適圈，直接介入此前由三星電子與SK海力士壟斷的底層存儲芯片代工製造，旨在徹底化解制約全球人工智能（AI）算力擴張的內存瓶頸。
臺積電進軍3D DRAM可行性評估核心技術指標
- 發起驅動核心客戶身份：英偉達（NVIDIA，臺積電最大算力客戶）
- 臺積電評估主導負責人：徐國晉副總裁（先進封裝與系統整合領頭人）
- 英偉達AI硬件對內存帶寬需求：較前代提升3至5倍（突破TB/s級內存牆）
- 臺積電高效能運算（HPC）營收佔比：佔2026年三季度總營收的68.0%
英偉達爲何極力遊說臺積電跨界製造存儲芯片？
隨着前沿大語言模型與混合專家（MoE）網絡參數動輒突破萬億規模，GPU算力芯片的算力密度已不再是制約推理與訓練速度的唯一瓶頸，數據在邏輯計算核心與外部高帶寬內存（HBM）之間頻繁搬運引發的“內存牆”（Memory Wall）與驚人功耗，已成爲整個AI算力軍備競賽中最致命的阿喀琉斯之踵。
目前全球高端HBM市場幾乎被韓國SK海力士與三星電子兩大寡頭完全把持，兩家不僅在供貨配額與溢價談判上掌握極高話語權，且由於當前HBM技術依然依賴將傳統2D DRAM晶圓研磨減薄後再通過微凸塊（Micro-bump）進行TSV立體堆疊，其在極限微縮、發熱散熱以及封裝良率上已逼近物理極限。英偉達首席執行官黃仁勳迫切需要一種從晶圓製造源頭就實現晶體管垂直三維堆疊的全新3D DRAM架構，並希望通過與臺積電先進CoWoS封裝技術的原生存算整合，直接繞開韓國內存大廠的卡脖子制約。
臺積電內部評估的兩條技術路徑面臨哪些深層抉擇？
作爲全球晶圓代工霸主，臺積電對於跨界涉足資本開支極其龐大且具有強週期性的內存行業向來保持高度審慎。由徐國晉副總裁牽頭的技術評估團隊，目前正在權衡兩條截然不同的落地路徑：第一條路徑是純自主從零規劃建設專用的3D DRAM試產線，第二條路徑則是通過戰略收購成熟的存儲芯片代工廠並對其進行光刻與刻蝕產線改造，以最大程度壓縮產業化週期。
技術專家指出，真正的3D DRAM並非簡單的多層晶圓鍵合，而是需要在單片硅晶圓上利用垂直溝道晶體管（VCT）與環繞柵極（GAA）結構，直接向上生長多層電容與柵極陣列，其製造工藝難度與刻蝕深寬比要求甚至超越了當前最先進的300層以上3D NAND閃存。
這一潛在跨界對全球半導體產業格局將帶來怎樣的海嘯？
一旦臺積電正式決定爲英偉達量身定製3D DRAM，將徹底打破全球半導體產業長達四十餘年所奉行的“臺積電專攻邏輯代工、韓國雙雄專攻存儲器”的楚河漢界，引發全球半導體產業版圖的結構性巨震。韓國三星電子與SK海力士長期構築的HBM護城河將遭到來自晶圓製造源頭的降維打擊，而原本在先進製程上完全依賴臺積電代工的國際科技巨頭，將能夠享受到從邏輯運算、垂直內存到先進封裝的一站式全棧代工服務。
儘管臺積電與英偉達官方目前對此計劃保持高度保密並聲明不予置評，但資本市場已嗅到了行業鉅變的濃烈火藥味。
